西電杭研院團(tuán)隊(duì)在人工智能芯片設(shè)計(jì)等領(lǐng)域取得多項(xiàng)成果

近日，西電杭州研究院韓根全教授團(tuán)隊(duì)在人工智能芯片設(shè)計(jì)及大模型軟硬協(xié)同優(yōu)化領(lǐng)域取得了多項(xiàng)成果，在國際知名期刊和會(huì)議上展示了其出色的研究能力，并在重要比賽中取得了優(yōu)異成績(jī)。

團(tuán)隊(duì)通過芯片設(shè)計(jì)、架構(gòu)開發(fā)和模型優(yōu)化等多方面研究工作，提升人工智能系統(tǒng)運(yùn)行效率的同時(shí)，顯著降低硬件開銷，推動(dòng)人工智能技術(shù)在端側(cè)設(shè)備上的應(yīng)用普及。

韓根全教授團(tuán)隊(duì)的論文《A Low-Power Charge-Domain Bit-Scalable Readout System for Fully-Parallel Computing-in-Memory Accelerators》被芯片領(lǐng)域知名期刊IEEE Transactions on Circuits and Systems II: Express Briefs接收。

該研究提出一種面向存算一體芯片的電荷域多周期并行加權(quán)累加系統(tǒng)。其基于電荷重分配的后置加權(quán)和時(shí)域累加，取代常規(guī)低效率數(shù)字累加器，并進(jìn)一步優(yōu)化模數(shù)轉(zhuǎn)換器功耗，大幅降低存算一體陣列加速器讀出電路硬件開銷。在28nm工藝下，計(jì)算能效為180.61 TOPS/W。研究為人工智能芯片設(shè)計(jì)提供了一種更高效的數(shù)據(jù)處理解決方案，能夠顯著提升人工智能系統(tǒng)的能效和速度。

團(tuán)隊(duì)的另一篇論文《Accurate Charge-Domain Bootstrapped Computing-in-Memory SRAM Design with Wide Programmable Output Voltage Range》被第37屆IEEE國際片上系統(tǒng)會(huì)議接收。

IEEE SOCC會(huì)議是分享片上系統(tǒng)體系結(jié)構(gòu)、電路設(shè)計(jì)和應(yīng)用方面最新進(jìn)展的重要國際會(huì)議。研究提出一種輸出電壓寬動(dòng)態(tài)范圍的存算架構(gòu)，基于電容自舉升壓原理，實(shí)現(xiàn)相比常規(guī)SRAM電荷域模擬存算架構(gòu)最大兩倍的輸出電壓范圍，解決常規(guī)電荷域存算陣列因寄生電容影響使得輸出電壓受限的瓶頸問題，從而提高電荷域模擬存算架構(gòu)的計(jì)算精度。

在第6屆IEEE人工智能電路與系統(tǒng)國際會(huì)議上，由研究院2024級(jí)新生楊生廷杰、楊鵬城和研究院2023級(jí)學(xué)生朱星宇三名學(xué)生組成的團(tuán)隊(duì)，參加通用算力大模型優(yōu)化挑戰(zhàn)賽，榮獲決賽第五名、國際三等獎(jiǎng)的好成績(jī)。

IEEE AICAS會(huì)議是由IEEE電路與系統(tǒng)學(xué)會(huì)舉辦的重要學(xué)術(shù)會(huì)議，專注于探索人工智能領(lǐng)域中電路與系統(tǒng)創(chuàng)新的最前沿。

團(tuán)隊(duì)對(duì)大語言模型“Qwen1.8B”采取了模型壓縮和量化技術(shù)，并設(shè)計(jì)關(guān)鍵運(yùn)算符，同時(shí)提出新型算法優(yōu)化矩陣運(yùn)算，極大提升了內(nèi)存訪問效率。測(cè)試結(jié)果顯示，吞吐量在編碼階段達(dá)到了297.35token/s，解碼達(dá)到61.12token/s，內(nèi)存占用降低為2.86GB，從而大幅提升大語言模型端側(cè)的部署可行性與應(yīng)用效率。團(tuán)隊(duì)針對(duì)大語言模型的多方面優(yōu)化，使其在設(shè)備上的硬件開銷減少、運(yùn)行更為高效，推動(dòng)模型在生活場(chǎng)景需求下的廣泛使用。